北京DDR一致性測(cè)試聯(lián)系方式

通常測(cè)量眼圖很有效的一種方法就是使用示波器的眼圖測(cè)量功能，即用時(shí)鐘做觸發(fā)對(duì)數(shù) 據(jù)信號(hào)進(jìn)行累積，看累積結(jié)果的差情況是否在可以容許的范圍內(nèi)。但遺憾的是，想用這種 方法直接測(cè)量DDR的信號(hào)質(zhì)量非常困難，因?yàn)镈DR信號(hào)讀寫時(shí)序是不一樣的。

可以看到，寫數(shù)據(jù)(DQ)的跳變位置對(duì)應(yīng)著鎖存信號(hào)(DQS)的中心，而 讀數(shù)據(jù)的跳變位置卻對(duì)應(yīng)著鎖存信號(hào)的邊沿，而且在總線上還有三態(tài)，因此如果直接用DQS 觸發(fā)對(duì)DQ累積進(jìn)行眼圖測(cè)量的話，會(huì)得到的結(jié)果。 擴(kuò)展 DDR4 和 LPDDR4 合規(guī)性測(cè)試軟件的功能。北京DDR一致性測(cè)試聯(lián)系方式

DDR 規(guī)范的 DC 和 AC 特性

對(duì)于任何一種接口規(guī)范的設(shè)計(jì)，首先要搞清楚系統(tǒng)中傳輸?shù)氖鞘裁礃拥男盘?hào)，也就是驅(qū)動(dòng)器能發(fā)出什么樣的信號(hào)，接收器能接受和判別什么樣的信號(hào)，用術(shù)語講，就是信號(hào)的DC和AC特性要求。

在DDR規(guī)范文件JEDEC79R的第51頁[TABLE6:ELECTRICALCHARACTERISTICSANDDCOPERATINGCONDITIONS]中對(duì)DDR的DC有明確要求:VCC=+2.5V+0.2V，Vref=+1.25V±0.05V，VTT=Vref±0.04V.

在我們的實(shí)際設(shè)計(jì)中，除了要精確設(shè)計(jì)供電電源模塊之外，還需要對(duì)整個(gè)電源系統(tǒng)進(jìn)行PI仿真，而這是高速系統(tǒng)設(shè)計(jì)中另一個(gè)需要考慮的問題，在這里我們先不討論它，暫時(shí)認(rèn)為系統(tǒng)能夠提供穩(wěn)定的供電電源。

除DC特性外，我們還應(yīng)該注意規(guī)范中提到的AC特性，所謂AC特性，就是信號(hào)在高速利轉(zhuǎn)狀態(tài)下所表現(xiàn)出的動(dòng)態(tài)變化特性。DDR規(guī)范中第60頁，對(duì)外于云態(tài)變化的地址信號(hào)、控制信號(hào)及數(shù)據(jù)信號(hào)分別給出了交流特性的要求。為方便讀者，現(xiàn)把規(guī)范中對(duì)干信號(hào)交流特性的要求復(fù)制到這里，作為高速系統(tǒng)設(shè)計(jì)的一部分，要確保在我們的系統(tǒng)中，所有處于高速工作狀態(tài)下的DDR信號(hào)要符合這個(gè)AC特性規(guī)范。 四川DDR一致性測(cè)試商家DDR-致性測(cè)試探測(cè)和夾具；

(2)根據(jù)讀/寫信號(hào)的幅度不同進(jìn)行分離。如果PCB走線長度比較 長，在不同位置測(cè)試時(shí)可能讀/寫信號(hào)的幅度不太一樣，可以基于幅度進(jìn)行觸發(fā)分離。但是 這種方法對(duì)于走線長度不長或者讀/寫信號(hào)幅度差別不大的場(chǎng)合不太適用。

(3)根據(jù)RAS、CAS、CS、WE等控制信號(hào)進(jìn)行分離。這種方法使用控制信號(hào)的讀/寫  來判決當(dāng)前的讀寫指令，是可靠的方法。但是由于要同時(shí)連接多個(gè)控制信號(hào)以及Clk、 DQS、DQ等信號(hào)，要求示波器的通道數(shù)多于4個(gè)，只有帶數(shù)字通道的混合信號(hào)示波器才能  滿足要求，而且數(shù)字通道的采樣率也要比較高。圖5.11是用帶高速數(shù)字通道的示波器觸發(fā)  并采集到的DDR信號(hào)波形。

測(cè)試軟件運(yùn)行后，示波器會(huì)自動(dòng)設(shè)置時(shí)基、垂直增益、觸發(fā)等參數(shù)進(jìn)行測(cè)量并匯總成一 個(gè)測(cè)試報(bào)告，測(cè)試報(bào)告中列出了測(cè)試的項(xiàng)目、是否通過、spec的要求、實(shí)測(cè)值、margin等。 自動(dòng)測(cè)試軟件進(jìn)行DDR4眼圖睜開度測(cè)量的一個(gè)例子。信號(hào)質(zhì)量的測(cè)試還可以  輔 助 用 戶 進(jìn) 行 內(nèi) 存 參 數(shù) 的 配 置 ， 比 如 高 速 的 D D R 芯 片 都 提 供 有 O D T ( O n D i e Termination)的功能，用戶可以通過軟件配置改變內(nèi)存芯片中的匹配電阻，并分析對(duì)信號(hào)質(zhì) 量的影響。

除了一致性測(cè)試以外，DDR測(cè)試軟件還可以支持調(diào)試功能。比如在某個(gè)關(guān)鍵參數(shù)測(cè)試 失敗后，可以針對(duì)這個(gè)參數(shù)進(jìn)行Debug。此時(shí)，測(cè)試軟件會(huì)捕獲、存儲(chǔ)一段時(shí)間的波形并進(jìn) 行參數(shù)統(tǒng)計(jì)，根據(jù)統(tǒng)計(jì)結(jié)果可以查找到參數(shù)違規(guī)時(shí)對(duì)應(yīng)的波形位置， DDR4 總線物理層仿真測(cè)試和協(xié)議層的測(cè)試方案；

制定DDR 內(nèi)存規(guī)范的標(biāo)準(zhǔn)化組織是JEDEC(Joint Electron Device Engineering  Council,)。按照J(rèn)EDEC組織的定義， DDR4 的比較高數(shù)據(jù)速率已經(jīng) 達(dá)到了3200MT/s以上，DDR5的比較高數(shù)據(jù)速率則達(dá)到了6400MT/s以上。在2016年之 前，LPDDR的速率發(fā)展一直比同一代的DDR要慢一點(diǎn)。但是從LPDDR4開始，由于高性 能移動(dòng)終端的發(fā)展，LPDDR4的速率開始趕超DDR4。LPDDR5更是比DDR5搶先一步在 2019年完成標(biāo)準(zhǔn)制定，并于2020年在的移動(dòng)終端上開始使用。DDR5的規(guī)范 (JESD79-5)于2020年發(fā)布，并在2021年開始配合Intel等公司的新一代服務(wù)器平臺(tái)走向商 用。圖5.2展示了DRAM技術(shù)速率的發(fā)展。DDR命令、地址和地址總線的建立時(shí)間和保持時(shí)間定義。天津測(cè)量DDR一致性測(cè)試

DDR DDR2 DDR3 DDR4 和 DDR5 內(nèi)存帶寬；北京DDR一致性測(cè)試聯(lián)系方式

以上只是 一 些進(jìn)行DDR讀/寫信號(hào)分離的常用方法，根據(jù)不同的信號(hào)情況可以做選 擇。對(duì)于DDR信號(hào)的 一 致性測(cè)試來說，用戶還可以選擇另外的方法，比如根據(jù)建立/保持 時(shí)間的不同進(jìn)行分離或者基于CA信號(hào)突發(fā)時(shí)延的方法(CA高接下來對(duì)應(yīng)讀操作，CA低 接下來對(duì)應(yīng)寫操作)等，甚至未來有可能采用一些機(jī)器學(xué)習(xí)(Machine Learning)的方法對(duì) 讀/寫信號(hào)進(jìn)行判別。讀時(shí)序和寫時(shí)序波形分離出來以后，就可以方便地進(jìn)行波形參數(shù)或者 眼圖模板的測(cè)量。

克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室 北京DDR一致性測(cè)試聯(lián)系方式

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